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Alpha 21064 and Alpha 21064A Microprocessors Hardware Reference Manual PDF

384 Pages·1998·1.12 MB·English
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Digital Semiconductor Alpha 21064 and Alpha 21064A Microprocessors Hardware Reference Manual Order Number: EC–Q9ZUC–TE Abstract: This document contains information about the following Alpha microprocessors: 21064-150, 21064-166, 21064-200, 21064A-200, 21064A-233, 21064A-275, 21064A-275-PC, and 21064A-300. Revision/Update Information: This manual supersedes the Alpha 21064 and Alpha 21064A Microprocessors Hard- ware Reference Manual (EC–Q9ZUB–TE). Digital Equipment Corporation Maynard, Massachusetts June 1996 While Digital believes the information included in this publication is correct as of the date of publication, it is subject to change without notice. Digital Equipment Corporation makes no representations that the use of its products in the manner described in this publication will not infringe on existing or future patent rights, nor do the descriptions contained in this publication imply the granting of licenses to make, use, or sell equipment or software in accordance with the description. © Digital Equipment Corporation 1996. All rights reserved. Printed in U.S.A. AlphaGeneration, Digital, Digital Semiconductor, OpenVMS, VAX, VAX DOCUMENT, the AlphaGeneration design mark, and the DIGITAL logo are trademarks of Digital Equipment Corporation. Digital Semiconductor is a Digital Equipment Corporation business. GRAFOIL is a registered trademark of Union Carbide Corporation. Windows NT is a trademark of Microsoft Corporation. All other trademarks and registered trademarks are the property of their respective owners. This document was prepared using VAX DOCUMENT Version 2.1. Contents Preface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . xix 1 Introduction to the 21064/21064A 1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–1 1.2 The Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–1 1.3 Chip Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–2 1.4 Backward Compatibility. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–4 1.5 Section 1.5 21064A-275-PC Differences . . . . . . . . . . . . . . . . . . . . 1–4 2 Internal Architecture 2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–1 2.2 21064/21064A Overview. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–3 2.3 Ibox . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–4 2.3.1 Branch Prediction Logic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–5 2.3.1.1 21064 Branch Prediction Logic. . . . . . . . . . . . . . . . . . . . . 2–5 2.3.1.2 21064A Branch Prediction Logic . . . . . . . . . . . . . . . . . . . 2–5 2.3.1.3 21064/21064A Subroutine Return Stack . . . . . . . . . . . . . 2–6 2.3.2 Instruction Translation Buffers (ITBs). . . . . . . . . . . . . . . . . . 2–6 2.3.3 Interrupt Logic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–7 2.3.4 Performance Counters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–8 2.4 Ebox. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–10 2.5 Abox. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–10 2.5.1 Data Translation Buffer (DTB) . . . . . . . . . . . . . . . . . . . . . . . 2–10 2.5.2 Bus Interface Unit (BIU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–12 2.5.3 Load Silos . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–12 2.5.4 Write Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–13 2.6 Fbox . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–15 2.6.1 Fbox Exception Handling. . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–16 2.7 IEEE Floating-Point Conformance . . . . . . . . . . . . . . . . . . . . . . . . 2–19 2.8 Cache Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–22 iii 2.8.1 21064/21064A Instruction Cache (Icache) . . . . . . . . . . . . . . . 2–22 2.8.1.1 21064 Instruction Cache (Icache) . . . . . . . . . . . . . . . . . . . 2–22 2.8.1.2 21064A Instruction Cache (Icache). . . . . . . . . . . . . . . . . . 2–22 2.8.1.3 21064/21064A Icache Stream Buffer . . . . . . . . . . . . . . . . 2–22 2.8.2 21064/21064A Data Cache (Dcache). . . . . . . . . . . . . . . . . . . . 2–23 2.8.2.1 21064 Data Cache (Dcache) . . . . . . . . . . . . . . . . . . . . . . . 2–23 2.8.2.2 21064A Data Cache (Dcache) . . . . . . . . . . . . . . . . . . . . . . 2–23 2.9 Pipeline Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–23 2.9.1 Static and Dynamic Stages . . . . . . . . . . . . . . . . . . . . . . . . . . 2–25 2.9.2 Aborts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–25 2.9.3 Non-Issue Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–26 2.10 Scheduling and Issuing Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–27 2.10.1 Instruction Class Definition . . . . . . . . . . . . . . . . . . . . . . . . . . 2–27 2.10.2 Producer-Consumer Latency . . . . . . . . . . . . . . . . . . . . . . . . . 2–28 2.10.3 Producer-Producer Latency . . . . . . . . . . . . . . . . . . . . . . . . . . 2–30 2.10.4 Instruction Issue Rules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–30 2.10.5 Dual Issue Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–31 2.11 PALcode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–34 2.11.1 Architecturally Reserved PALcode Instructions . . . . . . . . . . . 2–34 3 Instruction Set 3.1 Scope . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–1 3.1.1 Instruction Summary. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–1 3.1.2 IEEE Floating-Point Instructions. . . . . . . . . . . . . . . . . . . . . . 3–7 3.1.3 VAX Floating-Point Instructions . . . . . . . . . . . . . . . . . . . . . . 3–9 3.1.4 Required PALcode Function Codes. . . . . . . . . . . . . . . . . . . . . 3–10 3.1.5 Opcodes Reserved for PALcode. . . . . . . . . . . . . . . . . . . . . . . . 3–10 3.1.6 Opcodes Reserved for Digital . . . . . . . . . . . . . . . . . . . . . . . . . 3–10 4 Privileged Architecture Library Code 4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–1 4.2 PALcode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–1 4.3 PALmode Environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–2 4.4 Invoking PALcode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–3 4.4.1 CALL_PAL Instruction. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–5 4.5 PALcode Entry Points . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–6 4.6 PALmode Restrictions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–9 4.7 Memory Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–16 4.7.1 TB Miss Flows . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–16 4.7.1.1 ITB Miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–16 4.7.1.2 DTB Miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–18 iv 4.8 21064/21064A Implementation of the Architecturally Reserved Opcodes Instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–19 4.8.1 HW_MFPR and HW_MTPR Instructions . . . . . . . . . . . . . . . . 4–20 4.8.2 HW_LD and HW_ST Instructions . . . . . . . . . . . . . . . . . . . . . 4–23 4.8.3 HW_REI Instruction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–24 4.8.4 Required PALcode Instructions . . . . . . . . . . . . . . . . . . . . . . . 4–25 5 Internal Processor Registers 5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–1 5.2 Ibox Internal Processor Registers. . . . . . . . . . . . . . . . . . . . . . . . . 5–1 5.2.1 Translation Buffer Tag Register (TB_TAG) . . . . . . . . . . . . . . 5–1 5.2.2 Instruction Translation Buffer Page Table Entry Register (ITB_PTE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–2 5.2.3 Instruction Cache Control and Status Register (ICCSR) . . . . 5–3 5.2.3.1 Performance Counters . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–6 5.2.4 Instruction Translation Buffer Page Table Entry Temporary Register (ITB_PTE_TEMP) . . . . . . . . . . . . . . . . . . . . . . . . . . 5–8 5.2.5 Exceptions Address Register (EXC_ADDR) . . . . . . . . . . . . . . 5–9 5.2.6 Clear Serial Line Interrupt Register (SL_CLR) . . . . . . . . . . . 5–10 5.2.7 Serial Line Receive Register (SL_RCV) . . . . . . . . . . . . . . . . . 5–11 5.2.8 Instruction Translation Buffer ZAP Register (ITBZAP) . . . . . 5–11 5.2.9 Instruction Translation Buffer ASM Register (ITBASM) . . . . 5–12 5.2.10 Instruction Translation Buffer IS Register (ITBIS) . . . . . . . . 5–12 5.2.11 Processor Status Register (PS). . . . . . . . . . . . . . . . . . . . . . . . 5–12 5.2.12 Exception Summary Register (EXC_SUM). . . . . . . . . . . . . . . 5–12 5.2.13 PAL_BASE Address Register (PAL_BASE) . . . . . . . . . . . . . . 5–14 5.2.14 Hardware Interrupt Request Register (HIRR) . . . . . . . . . . . 5–14 5.2.15 Software Interrupt Request Register (SIRR) . . . . . . . . . . . . . 5–16 5.2.16 Asynchronous Trap Request Register (ASTRR) . . . . . . . . . . . 5–17 5.2.17 Hardware Interrupt Enable Register (HIER). . . . . . . . . . . . . 5–18 5.2.18 Software Interrupt Enable Register (SIER) . . . . . . . . . . . . . . 5–19 5.2.19 AST Interrupt Enable Register (ASTER) . . . . . . . . . . . . . . . . 5–20 5.2.20 Serial Line Transmit Register (SL_XMIT) . . . . . . . . . . . . . . . 5–20 5.3 Abox Internal Processor Registers . . . . . . . . . . . . . . . . . . . . . . . . 5–21 5.3.1 Translation Buffer Control Register (TB_CTL) . . . . . . . . . . . 5–21 5.3.2 Data Translation Buffer Page Table Entry Register (DTB_PTE). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–21 5.3.3 Data Translation Buffer Page Table Entry Temporary Register (DTB_PTE_TEMP). . . . . . . . . . . . . . . . . . . . . . . . . . 5–22 5.3.4 Memory Management Control and Status Register (MM_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–23 5.3.5 Virtual Address Register (VA) . . . . . . . . . . . . . . . . . . . . . . . . 5–24 v 5.3.6 Data Translation Buffer ZAP Register (DTBZAP) . . . . . . . . . 5–24 5.3.7 Data Translation Buffer ASM Register (DTBASM) . . . . . . . . 5–24 5.3.8 Data Translation Buffer Invalidate Single Register (DTBIS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–24 5.3.9 Flush Instruction Cache Register (FLUSH_IC) . . . . . . . . . . . 5–24 5.3.10 Flush Instruction Cache ASM Register (FLUSH_IC_ASM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–24 5.3.11 Abox Control Register (ABOX_CTL) . . . . . . . . . . . . . . . . . . . 5–24 5.3.12 Alternate Processor Mode Register (ALT_MODE) . . . . . . . . . 5–28 5.3.13 Cycle Counter Register (CC) . . . . . . . . . . . . . . . . . . . . . . . . . 5–28 5.3.14 Cycle Counter Control Register (CC_CTL) . . . . . . . . . . . . . . . 5–29 5.3.15 Bus Interface Unit Control Register (BIU_CTL) . . . . . . . . . . 5–30 5.3.16 Data Cache Status Register (DC_STAT—21064 Only) . . . . . . 5–35 5.3.17 Cache Status Register (C_STAT, 21064A Only) . . . . . . . . . . . 5–35 5.3.18 Bus Interface Unit Status Register (BIU_STAT) . . . . . . . . . . 5–36 5.3.19 Bus Interface Unit Address Register (BIU_ADDR) . . . . . . . . 5–39 5.3.20 Fill Address Register (FILL_ADDR). . . . . . . . . . . . . . . . . . . . 5–40 5.3.21 Fill Syndrome Register (FILL_SYNDROME) . . . . . . . . . . . . . 5–41 5.3.22 Backup Cache Tag Register (BC_TAG). . . . . . . . . . . . . . . . . . 5–43 5.4 PAL_TEMP Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–44 5.5 Lock Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–44 5.6 Internal Processor Registers Reset State . . . . . . . . . . . . . . . . . . . 5–45 6 External Interface 6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–1 6.2 Logic Symbol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–1 6.3 Signal Names and Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–4 6.4 Bus Transactions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–14 6.4.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–14 6.4.2 Fast External Cache Read Hit . . . . . . . . . . . . . . . . . . . . . . . . 6–18 6.4.3 Fast External Cache Write Hit . . . . . . . . . . . . . . . . . . . . . . . 6–19 6.4.4 External Cache Write Timing (Delayed Data) . . . . . . . . . . . . 6–20 6.4.5 READ_BLOCK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–21 6.4.6 Shortened READ_BLOCK Transactions. . . . . . . . . . . . . . . . . 6–24 6.4.7 WRITE_BLOCK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–24 6.4.8 Write Bandwidth in Systems Without an External Cache . . . 6–28 6.4.8.1 Write Buffer Unload Timing. . . . . . . . . . . . . . . . . . . . . . . 6–29 6.4.9 Shortened WRITE_BLOCK Transactions . . . . . . . . . . . . . . . . 6–29 6.4.10 LDL_L/LDQ_L and STL_C/STQ_C Transactions . . . . . . . . . . 6–29 6.4.10.1 Transactions Without External Cache Probe . . . . . . . . . . 6–29 6.4.10.2 Fast Lock Mode (21064A only) . . . . . . . . . . . . . . . . . . . . 6–30 6.4.10.3 Noncached Loads . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–31 vi 6.4.11 BARRIER. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–32 6.4.12 FETCH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–33 6.4.13 FETCH_M . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–34 6.5 Interface Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–34 6.5.1 Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–34 6.5.2 21064/21064A Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . 6–36 6.5.3 Internal Cache/Primary Cache Invalidate . . . . . . . . . . . . . . . 6–38 6.5.3.1 21064 Primary Cache Invalidate . . . . . . . . . . . . . . . . . . . 6–38 6.5.3.2 21064A Primary Cache Invalidate . . . . . . . . . . . . . . . . . . 6–39 6.5.3.3 Backmap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–39 6.5.4 External Cache Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–41 6.5.4.1 tagAdr RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–42 6.5.4.2 tagCtl RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–43 6.5.4.3 Data RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–44 6.5.4.4 holdReq_h and holdAck_h External Cache Access . . . . . . 6–45 6.5.4.5 tagOk_h and tagOk_l External Cache Access. . . . . . . . . . 6–46 6.5.4.6 External RAM Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–47 6.5.5 Bus Cycle Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–48 6.5.5.1 Cycle Request. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–48 6.5.5.2 Cycle Write Masks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–49 6.5.5.3 Cycle Acknowledgment . . . . . . . . . . . . . . . . . . . . . . . . . . 6–50 6.5.5.4 Read Data Acknowledgment . . . . . . . . . . . . . . . . . . . . . . 6–51 6.5.5.5 Support for Wrapped Read Transactions . . . . . . . . . . . . . 6–52 6.5.5.6 Enabling the Data Bus. . . . . . . . . . . . . . . . . . . . . . . . . . . 6–53 6.5.5.7 Selecting Write Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–54 6.5.6 64-Bit Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–54 6.5.7 Instruction Cache Initialization/Serial ROM Interface. . . . . . 6–56 6.5.7.1 Implementing the Serial Line Interface . . . . . . . . . . . . . . 6–58 6.5.8 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–59 6.5.9 External Bus Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–59 6.5.9.1 Address Bus—adr_h [33:5]. . . . . . . . . . . . . . . . . . . . . . . . 6–59 6.5.9.2 Data Bus—data_h [127:0] . . . . . . . . . . . . . . . . . . . . . . . . 6–60 6.5.9.3 Parity/ECC Bus—check_h [27:0] . . . . . . . . . . . . . . . . . . . 6–60 6.5.10 Performance Monitoring. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–63 6.5.11 Various Other Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–63 6.6 Hardware Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–64 6.6.1 Single-bit Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–65 6.6.2 Double-bit ECC Errors. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–66 6.6.3 BIU Single Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–67 6.6.4 Multiple Errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6–69 6.6.5 Cache Parity Errors—21064A Only . . . . . . . . . . . . . . . . . . . . 6–70 6.6.5.1 Dcache Parity Errors—21064A Only . . . . . . . . . . . . . . . . 6–70 6.6.5.2 Icache Parity Errors—21064A Only . . . . . . . . . . . . . . . . . 6–70 vii 7 Electrical Data 7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–1 7.2 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–1 7.2.1 Absolute Operating Limits. . . . . . . . . . . . . . . . . . . . . . . . . . . 7–2 7.3 dc Electrical Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–2 7.3.1 Power Supply. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–2 7.3.1.1 Power Consideration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–2 7.3.1.2 Reference Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–3 7.3.2 Input Clocks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–3 7.3.3 Signal Pins. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–4 7.3.4 dc Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–5 7.4 ac Electrical Data. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–6 7.4.1 Reference Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–6 7.4.2 Input Clocks Frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–7 7.4.3 Test Specification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–9 7.4.4 Fast Cycles on External Cache . . . . . . . . . . . . . . . . . . . . . . . 7–10 7.4.4.1 Fast Read Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–11 7.4.4.2 Fast Write Cycles. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–11 7.4.5 External Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–12 7.4.6 tagEq_l (21064 only) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–22 7.4.7 21064 tagOk Synchronization . . . . . . . . . . . . . . . . . . . . . . . . 7–22 7.4.8 21064A tagOk Synchronization. . . . . . . . . . . . . . . . . . . . . . . 7–23 7.4.9 Tester Considerations. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–24 7.4.9.1 Asynchronous Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7–24 7.4.9.2 Signals Timed from CPU Clock . . . . . . . . . . . . . . . . . . . . 7–24 8 Thermal Management 8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8–1 8.2 Thermal Device Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . 8–2 8.2.1 21064/21064A Die and Package . . . . . . . . . . . . . . . . . . . . . . . 8–2 8.2.2 Power Consideration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8–3 8.2.3 Relationships Between Thermal Impedance and Temperatures . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8–3 8.3 Thermal Management Techniques . . . . . . . . . . . . . . . . . . . . . . . . 8–6 8.3.1 Thermal Characteristics with a Heat Sink and Forced Air . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8–6 8.3.2 Heat Sink Design Considerations . . . . . . . . . . . . . . . . . . . . . 8–7 8.3.3 Package and Heat Sink Thermal Performance. . . . . . . . . . . . 8–7 8.3.3.1 Comparison of Thermal Performance of Various Heat Sink Designs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8–12 viii 8.3.4 Device Thermal Characteristics in Forced Air Without Heat Sink . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8–16 8.4 Critical Parameters of Thermal Design . . . . . . . . . . . . . . . . . . . . 8–16 9 Signal Integrity 9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9–1 9.2 Power Supply Considerations. . . . . . . . . . . . . . . . . . . . . . . . . . . . 9–1 9.2.1 Decoupling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9–2 9.2.2 Reference Voltage (vRef) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9–2 9.2.3 Power Supply Sequencing . . . . . . . . . . . . . . . . . . . . . . . . . . . 9–3 9.3 I/O Drivers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9–4 9.3.1 I/O Driver Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9–4 9.3.1.1 Maximum Received Voltage Levels . . . . . . . . . . . . . . . . . 9–5 9.3.1.2 Clamping Action of I/Os. . . . . . . . . . . . . . . . . . . . . . . . . . 9–5 9.3.1.3 Pin Capacitances . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9–5 9.3.2 I/O Driver Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . 9–5 9.3.2.1 Voltage/Current (VI) Curves. . . . . . . . . . . . . . . . . . . . . . . 9–5 9.3.2.2 Switching Characteristics . . . . . . . . . . . . . . . . . . . . . . . . 9–7 9.4 Input Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9–9 9.4.1 Clock Termination and Impedance Levels . . . . . . . . . . . . . . . 9–9 9.4.1.1 AC Coupling. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9–11 9.4.1.2 DC Coupling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9–11 9.5 Voltage/Current (VI) Characteristics Curves and Edge Rate Curves . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9–12 9.5.1 VI and Edge Rate Curves—Example One . . . . . . . . . . . . . . . 9–12 9.5.2 VI and Edge Rate Curves—Example Two . . . . . . . . . . . . . . . 9–13 9.5.3 VI and Edge Rate Curves—Example Three . . . . . . . . . . . . . . 9–14 9.5.4 Graphical Representation Methods . . . . . . . . . . . . . . . . . . . . 9–16 9.6 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9–16 10 Mechanical Data and Packaging Information 10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10–1 10.2 Package Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10–1 10.2.1 21064 Package Information . . . . . . . . . . . . . . . . . . . . . . . . . . 10–1 10.2.2 21064A Package Information . . . . . . . . . . . . . . . . . . . . . . . . . 10–1 10.3 21064/21064A Signal Pin Lists . . . . . . . . . . . . . . . . . . . . . . . . . . 10–5 10.4 PGA Pin List . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10–15 ix A Designing a System with the 21064 A.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A–1 A.2 General Concepts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A–2 A.3 Basic 21064 Power, Input Level, and Clock Issues. . . . . . . . . . . . A–9 A.3.1 Power Supply and Input Levels . . . . . . . . . . . . . . . . . . . . . . . A–9 A.3.2 Input Level Sensing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A–10 A.3.3 Input Clocks. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A–12 A.3.4 Unused Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A–13 A.4 Booting the 21064 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A–14 A.5 Cache/Memory Interface Details . . . . . . . . . . . . . . . . . . . . . . . . . A–17 A.5.1 Bcache Timing for 21064 Access . . . . . . . . . . . . . . . . . . . . . . A–18 A.5.1.1 Bcache Read Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A–23 A.5.1.2 Bcache Write Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A–27 A.5.2 Bcache Miss and External Request . . . . . . . . . . . . . . . . . . . . A–31 A.5.3 Read Block Request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A–35 A.5.4 Write Block Request. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A–42 A.5.5 Victim Write. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A–47 A.5.6 Non-Cached Memory Write . . . . . . . . . . . . . . . . . . . . . . . . . . A–50 A.6 Load Locked and Store Conditional . . . . . . . . . . . . . . . . . . . . . . . A–51 A.7 Special Request Cycles. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A–53 A.8 DMA Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A–54 A.9 Backmapping the Internal 21064 Dcache. . . . . . . . . . . . . . . . . . . A–55 A.10 I/O Interface. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A–56 B Technical Support and Ordering Information B.1 Obtaining Technical Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . B–1 B.2 Ordering Digital Semiconductor Products . . . . . . . . . . . . . . . . . . B–1 B.3 Ordering AlphaPC64 Boards . . . . . . . . . . . . . . . . . . . . . . . . . . . . B–2 B.4 Ordering Digital Semiconductor Literature . . . . . . . . . . . . . . . . . B–2 Glossary Index x

Description:
microprocessors: 21064-150, 21064-166, 21064-200, 21064A-200, hereafter referred to as the small-page and large-page ITBs, respectively.
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