XMC1300 AA-Step Reference Manual

1326 Pages·2014·8.82 MB·English

by  Infineon Technologies

XMC1300 AA-Step
Microcontroller Series
for Industrial Applications
XMC1000 Family

ARM® Cortex™-M0
32-bit processor core
Reference Manual
V1.1 2014-04
Microcontrollers
Edition 2014-04
Published by
Infineon Technologies AG
81726 Munich, Germany
© 2014 Infineon Technologies AG
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Microcontroller Series
for Industrial Applications
XMC1000 Family

ARM® Cortex™-M0
32-bit processor core
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Microcontrollers
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Previous Version: V1.0
Page Subjects
Page1-2 Introduction chapter
• PG-VQFN-24 and PG-VQFN-40 package info are added
Page2-37 CPU chapter
• Wakeup by WFE section is improved
SCU chapter
Page13-10, • Description on the usage of bit VDESR.VDDPPW is added
Page13-20, • Description on DCO calibration is updated
Page13-42 • Register IDCHIP is updated to include the 2 VQFN packages
USIC chapter
Page15-1, • Abbreviations table is added
Page15-77, • Description updated regarding condition when in SSC slave mode
and SCLKCFG=01 to be set to 1, bit DX1CR.DPOL needs to be set
to 1
Page15-143, • Description on SCLKCFG setting is removed from IIS master mode
operation description.
Page15-163, • CCFG register reset value is corrected
Page15-196 • Coding for WLENx bit field in RBUF01SR consider dual and quad
SSC modes.
VADC chapter
Page16-41, • Conversion timing is updated
Page16-75, • GLOBCFG.DIVA definition of 00 is updated
H
Page16-76, • SHS0_SHSCFG.AREF internal reference is added
Page16-129 • SHS0_CALOC register is added
TSE chapter
Page18-1 • Description on TSE user routines and library code is updated
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BCCU chapter
Page22-2, • Enhanced description on trigger signal, SD output level and forced
trigger periodicity
Page22-3, • Updated description regarding DES bit is cleared when target is
reached after the configured dimming period and switching
between curves in application
Page22-13, • Updated description for delay for the start of a linear walk for a
previously aborted linear walk
Page22-22, • A hint to enable digital input function for Port 2 pins used in DAC by
resetting respective bits in P2_DISC is added
Page22-33, • Description of DEEN.EDEz bit field is enhanced
Page22-42, • CHCONFIGy.PKTH (y=0-8) description is updated
Page22-45, • PKCNTRy (y=0-8) description and the initialization section is
updated
Page22-46 • BCCU_DLSz.TDLEV (z=0-2) description is updated
Ports chapter
Page23-1, • VQFN 40 and VQFN 24 pin package package info is added
Page23-41, • Pad type for Port 0 as STD_INOUT is updated
Page23-41 • Exposed die pad information is added
Boot and Startup, BSL and User Routines chapters
Page24-10, • The Data in Flash used by SSW, User SW and User Routines is
Page25-14 updated
Debug chapter
Page26-18 • The ROM table section is revised
Trademarks
C166™, TriCore™ and DAVE™ are trademarks of Infineon Technologies AG.
ARM®, ARM Powered® and AMBA® are registered trademarks of ARM, Limited.
Cortex™, CoreSight™, ETM™, Embedded Trace Macrocell™ and Embedded Trace
Buffer™ are trademarks of ARM, Limited.
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Reference Manual 1-2 V1.1, 2014-04
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Table of Contents
Table of Contents
1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
1.1.1 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
1.2 Core Processing Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-3
1.2.1 Central Processing Unit (CPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.2.2 Programmable Multiple Priority Interrupt System (NVIC) . . . . . . . . . . 1-4
1.2.3 Math Coprocessor (MATH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.3 System Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.3.1 Memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
1.3.2 Watchdog Timer (WDT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
1.3.3 Real Timer Clock (RTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
1.3.4 System Control unit (SCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
1.3.5 Pseudo Random Bit Generator (PRNG) . . . . . . . . . . . . . . . . . . . . . . . 1-5
1.4 Peripherals Units . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
1.5 Debug Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7
2 Central Processing Unit (CPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
2.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
2.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-2
2.2 Programmers Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2.2.1 Processor Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2.2.2 Stacks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-3
2.2.3 Core Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-5
2.2.4 Exceptions and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15
2.2.5 Data Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-15
2.2.6 The Cortex Microcontroller Software Interface Standard . . . . . . . . . . 2-15
2.2.7 CMSIS Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-16
2.3 Memory Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18
2.3.1 Memory Regions, Types and Attributes . . . . . . . . . . . . . . . . . . . . . . . 2-19
2.3.2 Memory System Ordering of Memory Accesses . . . . . . . . . . . . . . . . 2-19
2.3.3 Behavior of Memory Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-20
2.3.4 Software Ordering of Memory Accesses . . . . . . . . . . . . . . . . . . . . . . 2-21
2.3.5 Memory Endianness . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-22
2.3.5.1 Little-endian format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-22
2.4 Instruction Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-23
2.4.1 Intrinsic Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-25
2.5 Exception Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26
2.5.1 Exception States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26
2.5.2 Exception Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-27
2.5.3 Exception Handlers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-28
Reference Manual L-1 V1.1, 2014-04
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Table of Contents
2.5.4 Vector Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-28
2.5.4.1 Vector Table Remap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-29
2.5.5 Exception Priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-30
2.5.6 Exception Entry and Return . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-31
2.5.6.1 Exception entry . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32
2.5.6.2 Exception return . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-34
2.6 Fault Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-35
2.6.1 Lockup . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-35
2.7 Power Management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-36
2.7.1 Entering Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-36
2.7.2 Wakeup from Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-37
2.7.3 Power Management Programming Hints . . . . . . . . . . . . . . . . . . . . . . 2-37
2.8 Private Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.8.1 About the Private Peripherals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.8.2 System control block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.8.2.1 System control block usage hints and tips . . . . . . . . . . . . . . . . . . . 2-38
2.8.3 System timer, SysTick . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-38
2.8.3.1 SysTick usage hints and tips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-39
2.9 PPB Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-40
2.9.1 SCS Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-41
2.9.2 SysTick Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-52
3 Bus System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
3.1 Bus Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
4 Service Request Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
4.2 Service Request Distribution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-3
5 Interrupt Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1 Nested Vectored Interrupt Controller (NVIC) . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1.2 Interrupt Node Assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-1
5.1.3 Interrupt Signal Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-2
5.1.4 NVIC design hints and tips . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-3
5.1.5 Accessing CPU Registers using CMSIS . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.1.6 Interrupt Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-4
5.1.7 Interrupt Response Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-5
5.2 General Module Interrupt Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-6
5.3 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-8
5.3.1 NVIC Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-9
5.4 Interrupt Request Source Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5-13
Reference Manual L-2 V1.1, 2014-04
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XMC1000 Family
Table of Contents
6 Event Request Unit (ERU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-1
6.3 Event Request Select Unit (ERS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-2
6.4 Event Trigger Logic (ETLx) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-3
6.5 Cross Connect Matrix . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-4
6.6 Output Gating Unit (OGUy) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-5
6.7 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-8
6.8 Initialization and System Dependencies . . . . . . . . . . . . . . . . . . . . . . . . . 6-9
6.9 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-10
6.9.1 ERU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-11
6.10 Interconnects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-16
6.10.1 ERU0 Connections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6-17
7 MATH Coprocessor (MATH) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-1
7.2 Divider Unit (DIV) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-2
7.2.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-2
7.2.2 Division Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-2
7.2.2.1 Start Mode Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-3
7.2.2.2 Error Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-4
7.2.3 Operand/Result Pre-/Post-Processing . . . . . . . . . . . . . . . . . . . . . . . . . 7-5
7.3 CORDIC Coprocessor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-6
7.3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-6
7.3.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-7
7.3.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-8
7.3.2 Functional Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-9
7.3.2.1 Operation of the CORDIC Coprocessor . . . . . . . . . . . . . . . . . . . . . 7-9
7.3.2.2 Normalized Result Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-10
7.3.3 CORDIC Coprocessor Operating Modes . . . . . . . . . . . . . . . . . . . . . . 7-11
7.3.3.1 Domains of Convergence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-13
7.3.3.2 Overflow Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-14
7.3.4 CORDIC Coprocessor Data Format . . . . . . . . . . . . . . . . . . . . . . . . . 7-14
7.3.5 Accuracy of CORDIC Coprocessor . . . . . . . . . . . . . . . . . . . . . . . . . . 7-16
7.3.6 Performance of CORDIC Coprocessor . . . . . . . . . . . . . . . . . . . . . . . 7-18
7.3.7 CORDIC Coprocessor Look-Up Tables . . . . . . . . . . . . . . . . . . . . . . . 7-18
7.3.7.1 Arctangent and Hyperbolic Arctangent Look-Up Tables . . . . . . . . 7-19
7.3.7.2 Linear Function Emulated Look-Up Table . . . . . . . . . . . . . . . . . . . 7-20
7.4 Global Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-21
7.4.1 Result Chaining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-21
7.4.1.1 Result Chaining when Start Mode = 0 . . . . . . . . . . . . . . . . . . . . . . 7-22
Reference Manual L-3 V1.1, 2014-04
Subject to Agreement on the Use of Product Information
XMC1300 AA-Step
XMC1000 Family
Table of Contents
7.4.1.2 Handling Busy Flags when Result Chaining is Enabled . . . . . . . . 7-22
7.5 Service Request Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-23
7.6 Debug Behaviour . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-24
7.7 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-25
7.8 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-26
7.8.1 Global Registers Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-27
7.8.2 Divider Registers Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-35
7.8.3 CORDIC Registers Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-40
7.9 Interconnects . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7-45
8 Memory Organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.2 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-1
8.3 Memory Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
8.3.1 Flash Memory Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
8.3.2 SRAM Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
8.3.3 ROM Access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
8.4 Memory Protection Strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-9
8.4.1 Intellectual Property (IP) Protection . . . . . . . . . . . . . . . . . . . . . . . . . . 8-10
8.4.1.1 Blocking of Unauthorized External Access . . . . . . . . . . . . . . . . . . 8-10
8.4.2 Memory Access Protection during Run-time . . . . . . . . . . . . . . . . . . . 8-10
8.4.2.1 Bit Protection Scheme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8-10
8.4.2.2 Peripheral Privilege Access Control . . . . . . . . . . . . . . . . . . . . . . . 8-12
9 Flash Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
9.1 Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
9.1.1 Logical and Physical States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-1
9.1.2 Data Portions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2
9.1.3 Address Types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-2
9.1.4 Module Specific Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-3
9.2 Module Components . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-3
9.2.1 Memory Cell Array . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-3
9.2.1.1 Page . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-4
9.2.1.2 Sector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-4
9.3 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5
9.3.1 SFR Accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5
9.3.2 Memory Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5
9.3.3 Memory Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-5
9.3.4 Memory Erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-6
9.3.5 Verify . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-6
9.3.6 Erase-Protection and Write-Protection . . . . . . . . . . . . . . . . . . . . . . . . 9-7
9.4 Redundancy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7
9.5 Power Saving Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7
Reference Manual L-4 V1.1, 2014-04
Subject to Agreement on the Use of Product Information
XMC1300 AA-Step
XMC1000 Family
Table of Contents
9.5.1 Idle Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-7
9.5.2 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-8
9.6 Properties and Implementation of Error Correcting Code (ECC) . . . . . . . 9-8
9.7 NVM SFRs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-9
9.7.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-10
9.8 Example Sequences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-17
9.8.1 Writing to Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-17
9.8.1.1 Writing a Single Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-17
9.8.1.2 Writing Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-17
9.8.2 Erasing Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-18
9.8.2.1 Erasing a Single Page . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-18
9.8.2.2 Erasing Pages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-18
9.8.3 Verifying Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-18
9.8.3.1 Verifying a Single Block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-19
9.8.3.2 Verifying Blocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-19
9.8.4 Writing to an Already Written Block . . . . . . . . . . . . . . . . . . . . . . . . . . 9-19
9.8.5 Sleep Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-21
9.8.6 Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9-22
10 Peripheral Access Unit (PAU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
10.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
10.2 Peripheral Privilege Access Control . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-1
10.3 Peripheral Availability and Memory Size . . . . . . . . . . . . . . . . . . . . . . . 10-2
10.4 PAU Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-3
10.4.1 Peripheral Privilege Access Registers (PRIVDISn) . . . . . . . . . . . . . . 10-4
10.4.2 Peripheral Availability Registers (AVAILn) . . . . . . . . . . . . . . . . . . . . . 10-8
10.4.3 Memory Size Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10-12
11 Window Watchdog Timer (WDT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
11.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
11.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-1
11.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-2
11.2 Time-Out Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-3
11.3 Pre-warning Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-3
11.4 Bad Service Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-4
11.5 Service Request Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
11.6 Debug Behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
11.7 Power, Reset and Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
11.8 Initialization and Control Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
11.8.1 Initialization & Start of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-6
11.8.2 Software Stop & Resume Operation . . . . . . . . . . . . . . . . . . . . . . . . . 11-7
11.8.3 Enter Sleep/Deep-Sleep & Resume Operation . . . . . . . . . . . . . . . . . 11-7
11.8.4 Pre-warning Alarm Handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-8
11.9 WDT Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11-9
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