Validation Method for Array Processor in Space Validierungsmethode für einen Array Prozessor in ...

92 Pages·2016·0.73 MB·English

by  Sven Ott

Validation Method for Array Processor in Space
Validierungsmethode für einen Array Prozessor in der
Raumfahrt
Masterarbeit
imRahmendesStudiengangs
Informatik
derUniversitätzuLübeck
vorgelegtvon
SvenOtt
ausgegebenundbetreutvon
Prof.Dr.MartinLeucker
DieArbeitistimRahmeneinerTätigkeitbeiderFirmaAirbusDSGmbHentstanden.
Lübeck,den15. April2016

Abstract
The High Performance Data Processor (HPDP) is a novel processor architecture for
stream-baseddataprocessingapplicationsinspacesystems. Itcombinesacoarse-grained
reconfigurable dataflow array, sequential processing units, and space-oriented periph-
erals. Flexibility and an in-orbit programmable core provide a full range of processing
capabilitiesforalongoperationallifetime.
This work analyses the current development state of the HPDP chip, followed by estab-
lishingasuitableon-boardtestmethodforcommissioning. Inparticular,thetestconcept
coverscriticalinternalcomponents,memories,aswellasinterfacesattheprocessor’sop-
erationalspeedusingtheinstructionset. Thecorrectnessofthedevelopedtestprograms
isdemonstratedinModelSimusinganaccuratedesignoftheHPDP.
Zusammenfassung
Der High Performance Data Processor (HPDP) basiert auf einer neuen Prozessortechno-
logiefürStream-basierteDatenverarbeitungsprogrammeinderRaumfahrt.Esvereintein
konfigurierbares Datenfluss-Array, sequenzielle CPUs und raumfahrttaugliche Schnitt-
stellen. Eine breite Anwendung und lange Einsatzzeit sind durch die flexible Program-
mierungwährendeinerMissiongewährleistet.
DievorliegendeArbeitanalysiertdenaktuellenEntwicklungsstatusdesHPDPsundstellt
daraufaufbauendeinegeeigneteTestmethodefürdieInbetriebnahmevor.Dasverwende-
teKonzeptbeinhaltetdasTestenvonkritischeninternenKomponenten,Speichermodulen
und Chip-Schnittstellen unter der operativen Geschwindigkeit des Prozessors. Die ent-
wickelten Testprogramme wurden in ModelSim mit einem vollständigen HPDP Design
simuliert.
iii

Erklärung
Ich versichere an Eides statt, die vorliegende Arbeit selbstständig und nur unter Be-
nutzungderangegebenenHilfsmittelangefertigtzuhaben.
Lübeck,15. April2016
v

Acknowledgements
I would like to give special thanks to Tim Helfers for giving me the opportunity to write
thisthesisatAirbusDefenceandSpaceandtheguidancethroughouttheperiod.
Thanks to Prof. Dr. Martin Leucker from the Institute for Software Engineering and
Programming at the University of Lübeck for supporting my work at the other end of
Germany.
Big thanks to Daniel Bretz and Volker Baumgarte for their great help to understand
the HPDP architecture quickly and work more efficient with the different simulations
tools.
Also, great thanks to my friends Jonathan Felix and Kevin Böckler for their advice to
makethisthesisevenbetter.
vii

Contents
1 Introduction 1
1.1 PurposeoftheThesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.2 StructureoftheThesis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.3 SoftwareusedthroughoutthisThesis . . . . . . . . . . . . . . . . . . . . . . 3
2 High Performance Data Processor (HPDP) architecture 5
2.1 TopLevelDesign . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
2.2 XPP-Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
2.2.1 XPPDataflowArray . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2.2.2 FNC-PAE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.2.3 MemoryAccess . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.2.4 Othercomponents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
2.3 Periphery . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.3.1 SpaceWire . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.3.2 Stream-IOBlock. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
2.3.3 MemoryPorts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.3.4 Watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.3.5 GPIO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.3.6 SystemController. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
3 Design analysis 15
3.1 Previousdesignverification . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.1.1 VerificationbyPACT . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
3.1.2 VerificationofcompleteHPDPdesign . . . . . . . . . . . . . . . . . . 16
3.1.3 Manufacturingtests . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
3.2 Discussion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
3.2.1 Drawbacksofsoftwaresimulations . . . . . . . . . . . . . . . . . . . 18
3.2.2 TestingHPDPinterfaces . . . . . . . . . . . . . . . . . . . . . . . . . . 19
3.2.3 Accessibilityofmemorymodules . . . . . . . . . . . . . . . . . . . . 19
3.2.4 Clock-domaincrossingsandpowersupply . . . . . . . . . . . . . . . 20
3.2.5 XPPArraytest . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
3.2.6 Componentstests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
ix
Contents
4 Test concept 23
4.1 TestapproachesinProcessorTesting . . . . . . . . . . . . . . . . . . . . . . . 23
4.1.1 Externaltester . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
4.1.2 Built-inself-test(BIST) . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
4.1.3 Embeddedsoftware-basedself-testing(SBST) . . . . . . . . . . . . . 24
4.1.4 PreviousWorkforSBST . . . . . . . . . . . . . . . . . . . . . . . . . . 25
4.2 Testsetup. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
4.2.1 BoardLevelTestSystem(BLTS) . . . . . . . . . . . . . . . . . . . . . . 27
4.2.2 Single-chipBoard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
4.2.3 Multi-chipBoard(HPPM) . . . . . . . . . . . . . . . . . . . . . . . . . 28
4.3 Teststrategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
4.3.1 Sourceandsinkpattern . . . . . . . . . . . . . . . . . . . . . . . . . . 29
4.3.2 Procedureofasingletestprogram . . . . . . . . . . . . . . . . . . . . 30
4.3.3 Sequenceofseveralprograms . . . . . . . . . . . . . . . . . . . . . . . 31
4.3.4 Memorytesting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
4.4 Testphases . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
4.4.1 Basic-functionaltests . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
4.4.2 Functionalintegrationtests . . . . . . . . . . . . . . . . . . . . . . . . 34
4.4.3 Summarizing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
5 Implementation 39
5.1 Toolsandtargetplatform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
5.1.1 xsim . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
5.1.2 ModelSim . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
5.1.3 Single-chipboardandtheHPDPchip . . . . . . . . . . . . . . . . . . 41
5.2 Testflowrealization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
5.2.1 Configurationphase . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
5.2.2 Programcopy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
5.2.3 Keepthedurationoptional . . . . . . . . . . . . . . . . . . . . . . . . 46
5.2.4 Waitingforresponse . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
5.3 Testcaseimplementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
5.3.1 Memoryconnectivitytesting . . . . . . . . . . . . . . . . . . . . . . . 48
5.3.2 XPPArray . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
5.3.3 Interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
5.3.4 Watchdogtimer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
5.3.5 StressingtheentireHPDPchip . . . . . . . . . . . . . . . . . . . . . . 51
5.4 Multi-chipboard(HPPM)testing . . . . . . . . . . . . . . . . . . . . . . . . . 52
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