Universidad Nacional del Sur Arquitecturas de Complejidad Reducida para la Compensación ...

214 Pages·2016·3.5 MB·Spanish

Universidad Nacional del Sur
Tesis presentada para optar al título de
Doctor en Ingeniería
Arquitecturas de Complejidad Reducida
para la Compensación Electrónica de la
Dispersión en Sistemas de Comunicaciones
de Alta Velocidad
Ariel Luis Pola
Bahía Blanca Argentina
2016

Prefacio
Esta Tesis se presenta como parte de los requisitos para optar al grado Académico
de Doctor en Ingeniería , de la Universidad Nacional del Sur y no ha sido presentada
previamenteparalaobtencióndeotrotítuloenestaUniversidaduotra.Lamismacontiene
los resultados obtenidos en investigaciones llevadas a cabo en el ámbito del Departamento
de Ingeniería Eléctrica y de Computadoras durante el período comprendido entre el 22 de
diciembre de 2009 y el 15 de marzo de 2016 , bajo la dirección del Dr. Juan E. Cousseau,
y la co-dirección del Dr. Oscar E. Agazzi.
UNIVERSIDAD NACIONAL DEL SUR
Secretaría General de Posgrado y Educación Continua
La presente tesis ha sido aprobada el ......../......../........,
mereciendo la calificación de ........ (................)

A Luis, Gladis, Leonardo,
Maria Laura,
y Abuelos.

Agradecimientos
Es importante destacar y agradecer el apoyo incondicio-
nal de un gran número de personas e instituciones que
cedieron su espacio y tiempo para concretar el desarrollo
de la presente Tesis.
A mi Familia y mi Novia.
A mis Amigos.
A Mario Hueda, Oscar Agazzi y Juan Cousseau quienes
me ayudaron y guiaron desde el primer momento en que
inicié las actividades en el doctorado.
A la Fundación Tarpuy y la Fundación Fulgor por el
apoyo permanente durante todo el trabajo doctoral.
A mis compañeros de trabajo y amigos que comparten
cada momento en la Fundación Fulgor.
A compañeros del Laboratorio de Comunicaciones Digi-
tales de la FCEFyN, UNC.
A colegas de ClariPhy Argentina S.A..
A todo el grupo GISEE-IIIE-UNS por el acompañamien-
to y soporte.
A aquellas personas que siempre estuvieron desde lo
emocional y que nunca me dejaron rendirme.

Resumen
Como resultado del constante aumento del tráfico de información, en los últimos años
la industria de las telecomunicaciones ha evolucionado de manera vertiginosa. Este hecho
exige el diseño de nuevos transceptores de comunicaciones digitales que permitan aumen-
tar la velocidad de procesamiento. Este incremento de velocidad en combinación con las
limitaciones del ancho de banda del canal de comunicaciones, exacerban los efectos de la
interferencia inter-símbolo (Intersymbol Interference - ISI). Para compensar este efecto
se requiere implementar en el receptor potentes esquemas de ecualización. El ecualiza-
dor realimentado por decisiones (Decison Feedback Equalizer - DFE) representa una de
técnicas de ecualización más utilizadas en la industria. El DFE se caracteriza por tener
una buena relaciónentre desempeño ycomplejidad. Desafortunadamente, su aplicación en
sistemas de alta velocidad ha sido limitada debido a la elevada complejidad que aparece
cuando se utilizan técnicas de procesamiento en paralelo como resultado de la existencia
delazos realimentados. Enparticular, la complejidad de lastécnicas existentes incrementa
exponencialmente con la memoria del canal. Esto lleva a restringir el uso de este tipo de
ecualizadores para una ISI moderada.
La presente Tesis propone un nuevo esquema de ecualización iterativo de complejidad
reducida para receptores de alta velocidad. El nuevo ecualizador directo asistido por deci-
siones (Decision FeedForward Equalizer - DFFE) permite obtener un rendimiento similar
alDFEperoconunaarquitecturaparalelizablecuya complejidadaumentacuadráticamen-
te con la memoria del canal. Para canales con gran ISI, esto se traduce en una drástica
reducción de la complejidad en comparacióncon elDFE.La idea central detrás del DFFE,
es la iteración de decisiones tentativas para mejorar la precisión de la estimación de la
ISI. Para investigar el desempeño del nuevo receptor se desarrolla un estudio teórico y se
lo verifica por exhaustivas simulaciones en computadora.
Como una segunda contribución de la Tesis se presenta un detallado análisis de com-
plejidad del procesamiento y además se realiza la implementación en FPGA del DFFE en
paralelo. Este estudio permite demostrar los importantes beneficios que tiene utilizar una
arquitectura de implementación directa (forward) y además verificar experimentalmen-
te el desempeño del DFFE. Todas estas ventajas convierten al DFFE en una excelente
opción para receptores de sistemas de comunicaciones digitales de alta velocidad.