ti :: TVP4010 :: TVP4010 3D Graphics Processor Data Manual Jan97

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Data Manual
Preliminary
1997 Mixed-Signal Products
Printed in U.S.A. SLAS155
January 1997
D
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(cid:4) (cid:9)
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(cid:18)
1996
TVP4010
Data Manual
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SLAS155
January 1997
TVP4010 Data Manual
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Copyright  1997, Texas Instruments Incorporated
Contents
Section Title Page
1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–1
1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–2
1.2 Functional Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–4
1.3 Terminal Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–5
1.4 Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–6
1.5 Terminal Functions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1–7
2 Detailed Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–1
2.1 PCI Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–1
2.2 Graphics Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–1
2.3 Memory Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–1
2.4 Video Timing Generation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–1
2.5 Auxiliary Device Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–1
2.6 Reset Configuration Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–1
2.7 ROM Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–1
2.8 Address Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–2
2.9 Test Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–2
2.10 PCI Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–3
2.10.1 PCI Configuration Region . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–3
2.11 PCI Register Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–4
2.11.1 Vendor ID Register (CFGVendorld) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–4
2.11.2 Device ID Register (CFGDeviceld). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–4
2.11.3 Command Register (CFGCommand) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–5
2.11.4 Status Register (CFGStatus). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–6
2.11.5 Revision ID Register (CFGRevisionld) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–7
2.11.6 Class Code Register (CFGClassCode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–7
2.11.7 Cache Line Size Register (CFGCacheLine) . . . . . . . . . . . . . . . . . . . . . . . . . 2–8
2.11.8 Latency Timer Register (CFGLatTimer) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–8
2.11.9 Header Type Register (CFGHeaderType) . . . . . . . . . . . . . . . . . . . . . . . . . . 2–8
2.11.10 BIST Register (CFGBist) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–9
2.11.11 Base Address 0 Register (CFGBaseAddr0) . . . . . . . . . . . . . . . . . . . . . . . . 2–9
2.11.12 Base Address 1 Register (CFGBaseAdd1). . . . . . . . . . . . . . . . . . . . . . . . . 2–9
2.11.13 Base Address 2 Register (CFGBaseAddr2) . . . . . . . . . . . . . . . . . . . . . . . 2–10
2.11.14 Base Address 3 Register (CFGBaseAddr3) . . . . . . . . . . . . . . . . . . . . . . . 2–10
2.11.15 Base Address 4 Register (CFGBaseAddr4) . . . . . . . . . . . . . . . . . . . . . . . 2–11
2.11.16 CardBus CIS Pointer Register (CFGCardBus). . . . . . . . . . . . . . . . . . . . . 2–11
2.11.17 Subsystem Vendor ID Register (CFGSubsystemVendorld) . . . . . . . . . . 2–12
2.11.18 Subsystem ID Register (CFGSubsystemId) . . . . . . . . . . . . . . . . . . . . . . . 2–12
2.11.19 Expansion ROM Base Address Register (CFGRomAddr) . . . . . . . . . . . 2–12
v
2.11.20 Interrupt Line Register (CFGlntLine) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–13
2.11.21 Interrupt Pin Register (CFGIntPin) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–13
2.11.22 Minimum Grant Register (CFGMinGrant) . . . . . . . . . . . . . . . . . . . . . . . . . 2–13
2.11.23 Maximum Latency Register (CFGMaxLat) . . . . . . . . . . . . . . . . . . . . . . . . 2–14
2.12 Region 0 Registers. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–14
2.12.1 Region 0 Address Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–14
2.13 Control Status Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–15
2.13.1 Reset Status Register (ResetStatus) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–15
2.13.2 Interrupt Enable Register (IntEnable) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–16
2.13.3 Interrupt Flags Register (IntFlags) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–17
2.13.4 Input FIFO Space Register (InFIFOSpace) . . . . . . . . . . . . . . . . . . . . . . . . 2–18
2.13.5 Output FIFO Words Register (OutFIFOWords) . . . . . . . . . . . . . . . . . . . . . 2–18
2.13.6 DMA Start Address Register (DMAAdress) . . . . . . . . . . . . . . . . . . . . . . . . 2–19
2.13.7 DMA Count Register (DMACount) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–19
2.13.8 Error Flags Register (ErrorFlags) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–20
2.13.9 Video Clock Control Register (VClkCtl) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–21
2.13.10 Test Register (TestRegister) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–21
2.13.11 Aperture 1 Control Register (ApertureOne) . . . . . . . . . . . . . . . . . . . . . . . 2–22
2.13.12 Aperture 2 Control Register (ApertureTwo) . . . . . . . . . . . . . . . . . . . . . . . 2–23
2.13.13 DMA Control Register (DMAControl) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–24
2.13.14 FIFO Disconnect Register (FIFODiscon) . . . . . . . . . . . . . . . . . . . . . . . . . 2–24
2.13.15 Chip Configuration Register (ChipConfig) . . . . . . . . . . . . . . . . . . . . . . . . . 2–25
2.14 Memory Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–26
2.14.1 Re-Boot Register (Reboot) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–26
2.14.2 ROM Control Register (RomControl) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–26
2.14.3 Boot Address Register (BootAddress) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–27
2.14.4 Memory Configuration Register (MemConfig) . . . . . . . . . . . . . . . . . . . . . . 2–28
2.14.5 Bypass Write Mask Register (BypassWriteMask) . . . . . . . . . . . . . . . . . . . 2–29
2.14.6 Framebuffer Write Mask Register (FramebufferWriteMask) . . . . . . . . . . 2–30
2.14.7 Count Register (Count) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–30
2.15 Video Control Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–31
2.15.1 Screen Base Register (ScreenBase) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–31
2.15.2 Screen Stride Register (ScreenStride) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–31
2.15.3 Horizontal Total Register (HTotal) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–31
2.15.4 Horizontal Gate End Register (HgEnd) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–32
2.15.5 Horizontal Blank End Register (HbEnd) . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–32
2.15.6 Horizontal Sync Start Register (HsStart) . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–32
2.15.7 Horizontal Sync End Register (HsEnd) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–33
2.15.8 Vertical Total Register (VTotal) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–33
2.15.9 Vertical Blank End Register (VbEnd) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–33
2.15.10 Vertical Sync Start Register (VsStart) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–34
2.15.11 Vertical Sync End Register (VsEnd). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–34
2.15.12 Video Control Register (VideoControl) . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–35
2.15.13 Interrupt Line Register (InterruptLine) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–35
2.15.14 Display Data Channel Data Register (DDCData) . . . . . . . . . . . . . . . . . . 2–36
2.15.15 Line Count Register (LineCount) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–36
2.16 VGA Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–37
vi
2.16.1 VGA Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–37
2.16.2 VGA Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–37
2.16.3 VGA Control Register (VGAControlReg). . . . . . . . . . . . . . . . . . . . . . . . . . . 2–38
2.16.4 Mode 640 Register (Mode64Reg) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–39
2.17 Memory System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–39
2.17.1 System Parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–40
2.17.2 TimeRPW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–40
2.17.3 RowCharge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–40
2.17.4 TimeRCD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–40
2.17.5 TimeRC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–40
2.17.6 TimeRP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–40
2.17.7 CASLatency3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–40
2.17.8 BootAddress. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–40
2.17.9 NumberBanks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–40
2.17.10 RefreshCount . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–40
2.17.11 TimeRASMin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–41
2.17.12 DeadCycleEnable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–41
2.17.13 BankDelay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–41
2.17.14 Burst1Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–41
2.17.15 SDRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–41
2.18 Recommended Parameter Values. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–42
2.19 Using the Video Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–44
2.20 Example Timing Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–45
2.20.1 Timing Values for 640 x 480 16 BPP 75 Hz . . . . . . . . . . . . . . . . . . . . . . . . 2–45
2.20.2 Timing Values for 800 x 600 32 BPP 75 Hz . . . . . . . . . . . . . . . . . . . . . . . . 2–45
2.21 Display Data Channel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–46
2.22 Auxiliary Bus . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–46
2.23 Reset Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2–46
3 Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–1
3.1 Absolute Maximum Ratings Over Operating Free-Air Temperature Range . . . . . 3–1
3.2 Recommended Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–1
3.3 Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–1
3.3.1 PCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–2
3.3.2 Non-PCI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–2
3.4 Operating Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–2
3.5 Timing Requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–3
3.5.1 PCI Clock Referenced Input Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–4
3.5.2 PCI Clock Referenced Output Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–4
3.5.3 RAMDAC Timing, 33 MHz PCI Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–4
3.5.4 AUX Timings, 33 MHz PCI Clock. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–5
3.5.5 MEMCKOUT Referenced Input Timing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–5
3.5.6 MEMCKOUT Referenced Output Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3–5
4 Parameter Measurement Information. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4–1
vii
5 Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–1
5.1 Video Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5–1
Appendix A Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . A–1
Appendix B Mechanical Data . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . B–1
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